后摩尔时代,先进封装将迎来高光时刻

发布于:2021/9/2 9:27:00 | 4434 次阅读

    自晶体管被发明以来,集成电路一直遵循摩尔定律发展——每18 个月晶体管特征尺寸减小一半,尺寸减小,实现更高密度集成,功能、性能以及能效比大幅提升,成本降低,一如过去半个多世纪以来微处理器(Micro-processor)和半导体存储器芯片所呈现出的发展特点一样。为了使特征尺寸持续缩小,作为实现图形线宽最为核心的工艺——光刻技术,从最初的紫外光G-line线(436nm)发展至今日的极紫外EUV(13.5nm)光刻技术。MOSFET晶体管也从早期二维结构进入3D FINFET,以延续摩尔定律。今年,海思麒麟9000系列采用5nm工艺节点制造,单颗芯片内含有约150亿个晶体管。当前,国际上台积电、三星、英特尔等领先厂商仍在积极开展致力于持续缩小晶体管特征尺寸的研发。今年,台积电年度技术研讨会讨论了使用极紫外EUV光刻技术让工艺节点缩小到3nm。韩国三星电子宣布了其新一代3nm节点计划及日程表。美国IBM也发布了2nm器件研发计划。但是,最初CMOS制程工艺节点与晶体管的栅极长度相对应,直观反映集成电路晶体管器件微型化的程度。如英特尔Intel CEO Pat Gelsinger近日在Intel Accelerated大会上指出的,进入3D晶体管时代后方案的多样化其实不再指代任何具体的度量方法,无法全面展现该如何实现效能和性能的最佳平衡。也有人讲,摩尔定律本质上是经济规律,按照它的指引,大家有利可图,且利润不菲。集成电路发展早期,确实如此,而且持续了将近半个多世纪。但是,进入1Xnm节点后,一条晶圆线动辄投入百亿美元,因此,如何实现效能和性能的平衡成为业内领先企业的发展战略。
    龙头企业加速布局
    3D集成封装技术
    随着后摩尔时代的到来,先进集成封装技术被推向舞台的正中央。近来,台积电、英特尔、三星等半导体领先厂商均在加速部署3D集成封装技术。近日,台湾工业技术研究院研究总监Yang Rui预测,台积电将在芯片制造业再占主导地位5年,3D 集成封装是关键。如果说摩尔定律是通过缩小特征线宽尺寸将更多晶体管塞进一颗芯片里,以实现更多功能,那么,后摩尔时代先进集成封装则是将更多裸芯片像叠床架屋一样堆放在一起并塞进一个封装内。而且,还要在这些水平、垂直方向堆叠的裸芯片之间通过最小尺寸导电通道互连起来。其中,实现裸芯片厚度方向电气连接的通道即是硅通孔技术(Through-Si-Via,TSV),堆放裸芯片之间的电气连接即是微凸点(Micro-bump)等,同一水平面上裸芯片之间的电气连接的通道则是再布线金属层(Redistribution Layer,RDL),这三者即是后摩尔时代先进集成封装的关键要素。
    当前,最具代表性后摩尔先进集成封装技术主要有台积电推出的CoWoS(Chip-on-Wafer-on-Substrate)、3D SoIC(System-on-Integrated-Chips)、InFO_SoW(Integrated Fan-out Wafer-Level-Package_System-on-Wafer)等,如今年全球TOP 500超算榜  第一的日本超算富岳所搭载的 Fujitsu A64FX 处理器就采用了台积电CoWoS 封装技术,我国华为海思升腾910、燧原智能科技DTU1.0等芯片据悉亦是采用台积电CoWoS技术,最近报道的特斯拉Tesla Dojo训练芯片也采用了台积电InFO-SOW技术平台。后摩尔先进集成封装技术还包括英特尔推出的2.5D 嵌入式多互连桥(EMIB)技术、3D 封装 Foveros 技术,以及将EMIB 与 Foveros 相结合的 Co-EMIB 技术等,2020年他们推出的Lakefield微处理器即采用了3D 封装 Foveros 技术。近日,韩国三星电子也公布了其3D 封装技术为 Extended-Cube,简称 X-Cube,通过 TSV 进行互连可将 SRAM 层堆叠在逻辑层上,SRAM 与逻辑部分分离能腾出更多空间来堆栈更多内存,该技术已能用于7nm乃至5nm工艺。
    后摩尔时代多种先进封装技术
    与先进工艺节点融合趋势明显
    可以讲,对先进集成封装追求一直伴随着集成电路产业的发展,这同时源于对晶体管集成极限追求的探索和对摩尔定律失效前景的担忧。早在1976年,美国通用电气公司研究人员提出开发可贯穿IC芯片体厚度方向的导电通道,以支持芯片体堆叠集成。但是,当时,集成电路正处于青年期,无法与摩尔定律——晶体管尺寸持续缩小技术路线竞争。2002年前后,集成电路进入深亚微米节点,日本半导体产业界启动了超级半导体芯片研发计划,以期开发将裸芯片堆叠集成技术实现更高密度3D集成。2007年前后,韩国三星电子演示了基于TSV互连的多层裸芯片堆叠集成,再一次将集成电路先进集成封装技术研发推向高潮。也是在此时段,我国也启动了TSV三维封装技术相关研究计划。然而,2016年苹果公司推出的A10处理器采用了台积电公司InFO先进封装技术,英特尔公司采用了EBIM技术应用其可编程逻辑器件产品上,以TSV互连技术为代表的先进集成封装技术的社会热度直线下降。
    随着人工智能、大数据、云计算、异构计算等的快速发展,Chiplet(芯粒)设计理念再度兴起。其实Chiplet并非新概念,它通过先进集成封装技术将不同工艺节点的裸芯片混合集成,以解决传统延续摩尔定律带来的超大面积单颗SoC芯片的良率、成本、开发成本与周期长等问题,尤其是在价值高但是产品市场需求不够大的情况,Ciplet带来的IP复用会带来更多收益。
    今天,以TSV互连、RDL、Micro-bump为核心要素的后摩尔时代先进集成封装技术呈现出与Chiplet融合、摩尔定律前沿工艺节点融合的特征与趋势,与已成为支撑高效能计算SoC芯片的最为先进技术平台,是台积电、英特尔、三星电子等头部企业技术发展战略布局的关键点。
    后摩尔时代先进封装与
    Chiplet的设计理念互为支撑
    当裸芯片之间互连尺寸与芯片内晶体管互连尺寸接近时,后摩尔时代叠床架屋的裸芯片体究竟是一颗芯片还是一个封装体?可以说,封装体既是芯片,更是系统。
    未来,TSV互连、RDL、Micro-bump等关键互连要素的特征尺寸将进一步缩小,芯片种类及数目、堆叠层数更多,架构与接口标准化,多信号域多类别器件的渗透应用扩展,将是后摩尔时代的先进集成封装重要发展方向。
    尽管后摩尔时代先进集成封装的理念很简单、很容易理解,但是工程实现却非常具有挑战性。从工艺制程层面讲,硅通孔TSV互连工艺引入以及所增加的超薄晶圆片操作等工艺步骤,会严重影响集成电路芯片工艺制程,兼容性、可制造性、工艺制程监测管控等面临一系列的挑战,这需要工艺、材料、装备等产业协同。从设计层面讲,后摩尔时代的先进封装意味着芯片设计由传统二维平面设计进入三维空间设计,必须有设计方法学与EDA工具、三维架构、接口标准化等配套支撑。
    后摩尔时代的先进集成封装正在重塑产品的供应链、价值链,也在影响着产业形态、竞争格局。传统IC产品一般采用由IC代工厂、封装厂等分工接力完成的模式,而今,价值的天平正在向代工厂倾斜。以英特尔Lakefield微处理器为例,集成电路芯片的TSV工艺、Chip-on-Wafer等均由英特尔公司完成,这些环节成为技术链条中最为关键的部分,在产品成本中占比较大,且附加值高。而且,先入为主的优势突出,生态一旦形成,对于后来者而言,意味着门槛高筑,市场进入难度更大。
    后摩尔时代的先进封装技术与Chiplet的设计理念互为支撑、互为成就,在制造领域,可能会使传统的封装厂、未进入的代工厂处于不利竞争地位,高效能计算SoC芯片设计厂面临供应链集中、可选制造厂越来越少,处于不利竞争地位。但是,在IC设计领域也有可能打开一扇窗,为众多专注于做专用IC芯片的中小企业提供发展机遇。Chiplet 的发展前景如何,特别是独立第三方Chiplet 供应商的商业模式是否成立,谁会从中获益,还要拭目以待。
    2008年前后,我国集成电路产业开始布局后摩尔时代先进封装技术,项目成员单位包括国内知名高校以及国内知名代工厂、封装企业,起步不算晚,并取得了一系列研究成果,培育了多家先进封装材料、装备优秀企业,在CMOS图像传感器、RF MEMS等产品领域取得了突破发展。但是,鉴于我国在高效能计算CPU等产业链的发展情况,该领域的产业化应用方面已经滞后于台积电、英特尔等国际头部公司,差距正在拉大,且技术门槛正在抬高。当前,先进封装技术正处于发展关键期,建议国家主管部门加强顶层设计、引导,产业头部企业发挥责任担当,产业链协同攻关,勇攀科技高峰,解决“卡脖子”难题,引领集成电路产业安全、健康发展。
    

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